近日，三星電子發(fā)布其3nm工藝技術路線圖，與台積電再次在3nm節點上展開(kāi)競争。3nm以下工藝一直被公認爲是摩爾定律最終失效的節點，随着晶體管的縮小將(jiāng)會遇到物理上的極限考驗。而台積電與三星電子相繼宣布推進(jìn)3nm工藝則意味着半導體工藝的物理極限即將(jiāng)受到挑戰。未來，半導體技術的演進(jìn)路徑將(jiāng)受到關注。
三星計劃2021年量産3nmGAA工藝
三星電子在近日舉辦的“2019三星代工論壇”（Samsung Foundry Forum 2019）上，發(fā)布新一代3nm閘極全環（GAA，Gate-All-Around）工藝。外界預計三星將(jiāng)于2021年量産3nm GAA工藝。
根據Tomshardware網站報道(dào)，三星晶圓代工業務市場副總Ryan Sanghyun Lee表示，三星從2002年以來一直在開(kāi)發(fā)GAA技術，通過(guò)使用納米片設備制造出了MBCFET（Multi-Bridge-Channel FET，多橋-通道(dào)場效應管），該技術可以顯著增強晶體管性能(néng)，從而實現3nm工藝的制造。
如果將(jiāng)3nm工藝和新近量産的7nmFinFET相比，芯片面(miàn)積能(néng)減少45％左右，同時減少耗電量50％，并將(jiāng)性能(néng)提高35％。當天的活動中，三星電子將(jiāng)3nm工程設計套件發(fā)送給半導體設計企業，并共享人工智能(néng)、5G移動通信、無人駕駛、物聯網等創新應用的核心半導體技術。
相關資料顯示，目前14/16nm及以下的工藝多數采用立體結構，就是鳍式場效晶體管（FinFET），此結構的晶體管内部通道(dào)是豎起(qǐ)來而被閘極包圍的，因爲形狀像魚類的鳍而得名，如此一來閘極偏壓便能(néng)有效調控通道(dào)電位，因而改良開(kāi)關特性。但是FinFET在經(jīng)曆了14/16nm、7/10nm這(zhè)兩(liǎng)個工藝世代後(hòu)，不斷拉高的深寬比（aspect ratio），讓前道(dào)工藝已逼近物理極限，再繼續微縮的話，電性能(néng)的提升和晶體管結構上都(dōu)將(jiāng)遇到許多問題。
因此學(xué)術界很早就提出5nm以下的工藝需要走“環繞式閘極”的結構，也就是FinFET中已經(jīng)被閘極三面(miàn)環繞的通道(dào)，在GAA中將(jiāng)是被閘極四面(miàn)包圍，預期這(zhè)一結構將(jiāng)達到更好(hǎo)的供電與開(kāi)關特性。隻要靜電控制能(néng)力增加，閘極的長(cháng)度微縮就能(néng)持續進(jìn)行，摩爾定律重新獲得延續。
此次，三星電子3nm制程將(jiāng)使用GAA技術，并推出MBCFET，目的是确保3nm的實現。不過(guò)，三星電子也表示，3nm工藝閘極立體結構的實現還(hái)需要Pattern顯影、蒸鍍、蝕刻等一系列工程技術的革新，并且爲了減少寄生電容還(hái)要導入替代銅的钴、钌等新材料，因此還(hái)需要一段時間。
台積電、三星競争尖端工藝制高點
台積電也在積極推進(jìn)3nm工藝。2018年台積電便宣布計劃投入6000億新台币興建3nm工廠，希望在2020年動工，最快于2022年年底開(kāi)始量産。日前有消息稱，台積電3nm制程技術已進(jìn)入實驗階段，在GAA技術上已有新突破。4月18日，在第一季度财報法說會中，台積電指出其3nm技術已經(jīng)進(jìn)入全面(miàn)開(kāi)發(fā)階段。
在ICCAD2018上，台積電副總經(jīng)理陳平強調，從1987年開(kāi)始的3μm工藝到如今的7nm工藝，邏輯器件的微縮技術并沒(méi)有到達極緻，還(hái)將(jiāng)繼續延伸。他還(hái)透露，台積電最新的5nm技術研發(fā)順利，明年將(jiāng)會進(jìn)入市場，而更高級别的3nm技術研發(fā)正在繼續。
實際上，台積電和三星電子兩(liǎng)大公司一直在先進(jìn)工藝上展開(kāi)競争。去年，台積電量産了7nm工藝，今年則計劃量産采用EUV光刻工藝的第二代7nm工藝（N7+），2020年將(jiāng)轉向(xiàng)5nm。有消息稱，台積電已經(jīng)開(kāi)始在其Fab 18工廠上進(jìn)行風險試産，2020年第二季度正式商業化量産。
三星電子去年也公布了技術路線圖，而且比台積電更加激進(jìn)。三星電子打算直接進(jìn)入EUV光刻時代，去年計劃量産了7nm EUV工藝，之後(hòu)還(hái)有5nm工藝。3nm則是兩(liǎng)大公司在這(zhè)場工藝競逐中的最新賽程。而就以上消息來看，三星將(jiāng)早于台積電一年推出3nm工藝。然而最終的赢家是誰現在還(hái)不能(néng)确定。
摩爾定律終結之日將(jiāng)會到來？
雖然台積電與三星電子已經(jīng)開(kāi)始讨論3nm的技術開(kāi)發(fā)與生産，但是3nm之後(hòu)的矽基半導體工藝路線圖，無論台積電、三星電子，還(hái)是英特爾公司都(dōu)沒(méi)有提及。這(zhè)是因爲集成(chéng)電路加工線寬達到3nm之後(hòu)，將(jiāng)進(jìn)入介觀（Mesoscopic）物理學(xué)的範疇。資料顯示，介觀尺度的材料，一方面(miàn)含有一定量粒子，無法僅僅用薛定谔方程求解；另一方面(miàn)，其粒子數又沒(méi)有多到可以忽略統計漲落（Statistical Floctuation）的程度。這(zhè)就使集成(chéng)電路技術的進(jìn)一步發(fā)展遇到很多物理障礙。此外，漏電流加大所導緻的功耗問題也難以解決。
那麼(me)，3nm以下真的會成(chéng)爲物理極限，摩爾定律將(jiāng)就此終結嗎？實際上，之前半導體行業發(fā)展的幾十年當中，業界已經(jīng)多次遇到所謂的工藝極限問題，但是這(zhè)些技術頸瓶一次次被人們打破。
近日，有消息稱，IMEC和光刻機霸主ASML計劃成(chéng)立一座聯合研究實驗室，共同探索在後(hòu)3nm節點的nm級元件制造藍圖。雙方合作將(jiāng)分爲兩(liǎng)個階段：第一階段是開(kāi)發(fā)并加速極紫外光（EUV）技術導入量産，包括最新的EUV設備準備就緒；第二階段將(jiāng)共同探索下一代高數值孔徑（NA）的EUV技術潛力，以便能(néng)夠制造出更小型的nm級元件，推動3nm以後(hòu)的半導體微縮制程。
然而，衡量摩爾定律發(fā)展的因素，從來就不隻是技術這(zhè)一個方面(miàn)，經(jīng)濟因素始終也是公司必須考量的重點。從3nm制程的開(kāi)發(fā)費用來看，至少耗資40億至50億美元，4萬片晶圓的晶圓廠月成(chéng)本將(jiāng)達150億至200億美元。如前所述，台積電計劃投入3nm的資金即達6000億新台币，約合190億美元。此外，設計成(chéng)本也是一個問題。研究機構分析稱，28nm芯片的平均設計費用爲5130美元，而采用FinFET技術的7nm芯片設計費用爲2.978億美元，3nm芯片工程的設計費用將(jiāng)高達4億至15億美元。設計複雜度相對(duì)較高的GPU等芯片設計費用最高。半導體芯片的設計費用包含IP、Architecture、檢查、物理驗證、軟件、試産品制作等。因此，業内一直有聲音質疑，真的可以在3nm甚至是2nm找到符合成(chéng)本效益的商業模式嗎？