針對(duì)HPC芯片封裝技術，台積電已在2019年6月于日本VLSI技術及電路研讨會(2019 Symposia on VLSI Technology & Circuits)中，提出新型态SoIC(System on Integrated Chips)之3D封裝技術論文；透過(guò)微縮凸塊(Bumping)密度，提升CPU/GPU處理器與存儲器間整體運算速度。
整體而言，期望借由SoIC封裝技術持續延伸，并作爲台積電于InFO(Integrated Fan-out)、CoWoS(Chip on Wafer on Substrate)後(hòu)端先進(jìn)封裝之全新解決方案。
運用垂直疊合與微縮體積方法，3D封裝成(chéng)功提升HPC工作效率
由于半導體發(fā)展技術的突破、元件尺寸逐漸微縮之際，驅使HPC芯片封裝發(fā)展必須考量封裝所需之體積與芯片效能(néng)的提升，因此對(duì)HPC芯片封裝技術的未來發(fā)展趨勢，除了現有的扇出型晶圓級封裝(FOWLP)與2.5D封裝外，將(jiāng)朝向(xiàng)技術難度更高的3D封裝技術爲開(kāi)發(fā)目标。
▲HPC之3D IC封裝概念圖（Source：拓墣産業研究院整理，2019.8）
所謂的3D封裝技術，主要爲求再次提升AI之HPC芯片的運算速度及能(néng)力，試圖將(jiāng)HBM高頻寬存儲器與CPU/GPU/FPGA/NPU處理器彼此整合，并藉由高端TSV(矽穿孔)技術，同時將(jiāng)兩(liǎng)者垂直疊合于一起(qǐ)，減小彼此的傳輸路徑、加速處理與運算速度，提高整體HPC芯片的工作效率。
台積電與Intel積極推出3D封裝，將(jiāng)引領代工封測廠一并跟進(jìn)
依現行3D封裝技術，由于必須垂直疊合HPC芯片内的處理器及存儲器，因此就開(kāi)發(fā)成(chéng)本而言，比其他兩(liǎng)者封裝技術(FOWLP、2.5D封裝)高出許多，制程難度上也更複雜、成(chéng)品良率較低。
▲HPC封裝趨勢發(fā)展比較表（Source：拓墣産業研究院整理，2019.8）
目前3D封裝技術已對(duì)外公告的最新成(chéng)果，現階段除了半導體代工制造龍頭台積電最積極，已宣布預計于2020年導入量産SoIC和WoW(Wafer on Wafer)等3D封裝技術外，另有IDM大廠Intel也提出Foveros之3D封裝概念，將(jiāng)于2019下半年迎戰後(hòu)續處理器與HPC芯片之封裝市場。
随着半導體代工制造商與IDM廠陸續針對(duì)3D封裝技術投入研發(fā)資源，也將(jiāng)引領另一波3D封測技術風潮，相信代工封測廠(如日月光、Amkor等)也將(jiāng)加緊腳步，跟上此波3D封裝技術的發(fā)展趨勢。
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