摩爾定律是否失效了？近年來，這(zhè)一讨論不絕于耳。
随着芯片工藝技術不斷演進(jìn)，芯片設計和制造成(chéng)本都(dōu)在呈指數級增加，去年開(kāi)始有兩(liǎng)家大型芯片制造商先後(hòu)放棄先進(jìn)工藝研發(fā)，同時，先進(jìn)工藝每一代至少較上一代增加30%~50%的設計成(chéng)本。
“技術會繼續發(fā)展，芯片集成(chéng)度會繼續增加，但是像過(guò)去那樣提高性能(néng)、降低功耗而不增加成(chéng)本已經(jīng)不存在了。”近日，在接受第一财經(jīng)記者專訪時，賽靈思中央工程部芯片技術副總裁吳欣告訴記者，除了繼續通過(guò)晶體管微縮來提高密度之外，異構集成(chéng)(Heterogeneous Integration，HI)也被認爲是增強功能(néng)及降低成(chéng)本的可行方法，是延續摩爾定律的新路徑。
研發(fā)成(chéng)本越來越高
芯片行業是典型的人才密集和資金密集型高風險産業，如果沒(méi)有大量用戶攤薄費用，芯片成(chéng)本將(jiāng)直線上升。華爲曾向(xiàng)媒體透露7nm的麒麟980研發(fā)費用遠超業界預估的5億美元，紫光展銳的一名工作人員則對(duì)記者表示，（5G Modem）研發(fā)費用在上億美元，光流片就特别費錢，還(hái)有團隊的持續投入，累計參與項目的工程師有上千人。
一方面(miàn)，制造成(chéng)本不斷攀升。吳欣指出，由于使用多次曝光（multi-patterning），從20nm開(kāi)始，芯片制造成(chéng)本便上升很快。“本來一次曝光，現在兩(liǎng)次：本來一個機台一天做4000片wafer（晶圓），現在兩(liǎng)次曝光隻能(néng)做2000片了。一片晶圓從頭到尾大概需要幾十步的光刻過(guò)程，假如光刻占設備成(chéng)本的一半，有一半都(dōu)需要兩(liǎng)次曝光，成(chéng)本就增加了25%。”
作爲芯片制造業中最核心的設備，光刻機也越來越昂貴。“整個業界花了二三十年的時間把EUV（極紫外光）做出來，今後(hòu)幾代光刻都(dōu)會使用EUV。一台EUV光刻機就可能(néng)需要2億美金。台積電、英特爾的新工藝生産線都(dōu)需要十幾台這(zhè)樣的設備。”吳欣告訴記者。
越來越高的費用也讓晶圓代工廠望而卻步。格芯（GlobalFoundries）去年8月正式對(duì)外宣布放棄7nm和更先進(jìn)制程的研發(fā)，并調整相應研發(fā)團隊來支持強化的産品組合方案。此前，台聯電也宣布放棄12nm先進(jìn)制程的投資。
據預測，未來5年有能(néng)力投入先進(jìn)制程的晶圓代工廠隻有台積電、三星和英特爾，在激烈競争之下，一定會讓定價壓力會一路延燒。
另一方面(miàn)，設計成(chéng)本也不斷上漲，每一代至少增加30~50%的設計成(chéng)本，主要是“人頭費”。吳欣表示，對(duì)于芯片設計而言，此前叠代無需考慮新的工藝問題，“隻需了解65nm比90nm小多少，可以直接把90nm上的設計拿到65nm工藝上，重新設計一下馬上就能(néng)做，整個過(guò)程半年、一年就完成(chéng)了。但現在7nm和16nm有很多不一樣的地方，不能(néng)把16nm的設計直接放到7nm上，從架構到設計到後(hòu)端都(dōu)要做很多改變。”
由于芯片設計越來越複雜，設計的周期和人數都(dōu)要增加。“過(guò)去設計一年現在需要兩(liǎng)年；過(guò)去1000人一年，現在2000人兩(liǎng)年，變成(chéng)四倍了。”對(duì)于絕大多數芯片制作廠商而言，這(zhè)無疑是一個非常大的負擔。
因此，對(duì)于一些超大數據企業紛紛自己造芯的現象，吳欣指出，“這(zhè)些芯片本身不一定賺錢，但谷歌、百度、阿裡(lǐ)巴巴這(zhè)些數據公司會想做自己的芯片是因爲這(zhè)會讓企業自己的搜索引擎等業務更有效率，在系統層面(miàn)上能(néng)夠享受到好(hǎo)處。”
但是對(duì)于創業企業而言，資本、人才和客戶都(dōu)存在問題，“即使大如谷歌，做TPU的團隊也并不大，遠不夠設計芯片并維持芯片叠代，需要外包給芯片公司，其他的創業公司又有多少錢和人？”
異構集成(chéng)成(chéng)爲新潮流
在芯片設計和制造成(chéng)本越來越高的情況下，異構集成(chéng)作爲先進(jìn)封裝技術越來越受關注，被認爲是增加芯片功能(néng)，及降低成(chéng)本的可行方法，也被視爲延續摩爾定律的新路徑。
異構集成(chéng)主要指將(jiāng)多個單獨制造的部件封裝到一個芯片上，以增強功能(néng)性和提高工作性能(néng)，可以對(duì)采用不同工藝、不同功能(néng)、不同制造商制造的組件進(jìn)行封裝。通過(guò)這(zhè)一技術，工程師可以像搭積木一樣，在芯片庫裡(lǐ)將(jiāng)不同工藝的小芯片組裝在一起(qǐ)。
吳欣舉例稱，“我們做第一顆異構集成(chéng)芯片是V2000T。如果當時不用異構集成(chéng)的話，芯片要大很多。這(zhè)麼(me)大的芯片良率太低，一片12寸的晶圓在當時隻能(néng)出兩(liǎng)個通過(guò)良品測試的芯片。“
他解釋稱，良率和面(miàn)積并不是線性關系，而是呈指數關系，“如果把這(zhè)顆原本很大的芯片切分成(chéng)四塊，每片晶圓能(néng)有100個通過(guò)良品測試的裸晶片，再把每四個組成(chéng)一顆完整的芯片，就可以有25顆芯片。考慮到額外的一些損失，即使損失一半也還(hái)剩12顆；對(duì)客戶來說，也不需要花6倍的價錢去買。”
以賽靈思的FPGA産品爲例，吳欣告訴記者，通過(guò)采用異構集成(chéng)技術，最近幾代FPGA容納的最大邏輯單元數量比起(qǐ)僅靠摩爾定律增加了70%甚至一倍以上。
不過(guò)，異構集成(chéng)在延續摩爾定律的同時也面(miàn)臨可靠性、散熱、測試難度等多方面(miàn)的挑戰。
更複雜的封裝技術意味着測試也更難。常規的芯片測試中，一個芯片測試後(hòu)進(jìn)行封裝再進(jìn)行整體測試。而系統化封裝中，對(duì)每個小芯片的性能(néng)測試以及整體系統的測試無疑讓芯片測試變得更加複雜。
吳欣指出，異構集成(chéng)并不簡單，要讓集成(chéng)的芯片和單片芯片具有一樣的可靠性需要很多工作。
同時，他強調，異構集成(chéng)時代更看重終端應用場景，而不是功能(néng)越強越好(hǎo)，“以前摩爾定律的黃金時代，芯片工藝從90nm到65nm到40nm，不用想，40nm肯定比65nm要好(hǎo)。 但是異構集成(chéng)不是這(zhè)樣，能(néng)力越強成(chéng)本也越高，并不存在哪種(zhǒng)技術一定更好(hǎo)，而是說你的産品最适合哪個就去選哪個。”