近日，全球第二大晶圓代工廠格芯（GlobalFoundries）宣布，采用12nm FinFET工藝，成(chéng)功流片了基于ARM架構的高性能(néng)3D封裝芯片。這(zhè)意味着格芯亦投身于3D封裝領域，將(jiāng)與英特爾、台積電等公司一道(dào)競争異構計算時代的技術主動權。
放棄7nm 格芯轉攻3D封裝
據報道(dào)，格芯攜手ARM公司驗證了3D設計測試（DFT）方法，可以在芯片上集成(chéng)多種(zhǒng)節點技術，優化邏輯電路、内存帶寬和射頻性能(néng)，可向(xiàng)用戶提供更多差異化的解決方案。格芯平台首席技術專家John Pellerin表示：“在大數據與認知計算時代，先進(jìn)封裝的作用遠甚以往。AI的使用與高吞吐量節能(néng)互連的需求，正通過(guò)先進(jìn)封裝技術推動加速器的增長(cháng)。”
随着運算的複雜化，異構計算大行其道(dào)，更多不同類型的芯片需要被集成(chéng)在一起(qǐ)，而依靠縮小線寬的辦法已經(jīng)無法同時滿足性能(néng)、功耗、面(miàn)積以及信号傳輸速度等多方面(miàn)的要求。在此情況下，越來越多的半導體廠商開(kāi)始把注意力放在系統集成(chéng)層面(miàn)，通過(guò)封裝技術尋求解決方案。這(zhè)使得3D封裝成(chéng)爲當前國(guó)際上幾大主流半導體晶圓制造廠商重點發(fā)展的技術。
雖然格芯在去年宣布放棄繼續在7nm以及更加先進(jìn)的制造工藝方向(xiàng)的研發(fā)，但這(zhè)并不意味着其在新技術上再也無所作爲。此次在3D封裝技術上的發(fā)力，正是格芯在大趨勢下所做出的努力，其新開(kāi)發(fā)的3D封裝解決方案不僅可爲IC設計公司提供異構邏輯和邏輯/内存集成(chéng)途徑，還(hái)可以優化生産節點制造，從而實現更低延遲、更高帶寬和更小特征尺寸。
3D封裝成(chéng)半導體巨頭發(fā)展重點
同爲半導體巨頭的英特爾、台積電在3D封裝上投入更早，投入的精力也更大。去年年底，英特爾在其“架構日”上首次推出全球第一款3D封裝技術Foveros，在此後(hòu)不久召開(kāi)的CES2019大展上展出了采用Foveros技術封裝而成(chéng)的Lakefield芯片。根據英特爾的介紹，該項技術的最大特點是可以在邏輯芯片上垂直堆疊另外一顆邏輯芯片，實現了真正意義上的3D堆疊。
而在日前召開(kāi)的SEMICON West大會上，英特爾再次推出了一項新的封裝技術Co-EMIB。這(zhè)是一個將(jiāng)EMIB和Foveros技術相結合的創新應用。它能(néng)夠讓兩(liǎng)個或多個Foveros元件互連，并且基本達到單芯片的性能(néng)水準。設計人員也能(néng)夠利用Co-EMIB技術實現高帶寬和低功耗的連接模拟器、内存和其他模塊。
台積電在3D封裝上的投入也很早。業界有一種(zhǒng)說法，正是因爲台積電對(duì)先進(jìn)封裝技術的重視，才使其在與三星的競争中占得優勢，獲得了蘋果的訂單。無論這(zhè)個說法是否爲真，封裝技術在台積電技術版圖中的重要性已越來越突出。
在日前舉辦的2019中國(guó)技術論壇（TSMC2019 Technology Symposium）上，台積電集中展示了從CoWoS、InFO的2.5D封裝到SoIC的3D封裝技術。CoWoS和InFO采用矽中介層把芯片封裝到矽載片上，并使用矽載片上的高密度走線進(jìn)行互連，從而實現亞3D級别的芯片堆疊效果。SoIC則是台積電主推的3D封裝技術，它通過(guò)晶圓對(duì)晶圓（Wafer-on-wafer）的鍵合方式，可以將(jiāng)不同尺寸、制程技術及材料的小芯片堆疊在一起(qǐ)。相較2.5D封裝方案，SoIC的凸塊密度更高，傳輸速度更快，功耗更低。
對(duì)此，半導體專家莫大康表示，半導體廠商希望基于封裝技術（而非前道(dào)制造工藝），將(jiāng)不同類型的芯片和小芯片集成(chéng)在一起(qǐ)，從而接近甚至是達到系統級單芯片（SoC）的性能(néng)。這(zhè)在異構計算時代，面(miàn)對(duì)多種(zhǒng)不同類型的芯片集成(chéng)需求，是一種(zhǒng)非常有效的解決方案。
封裝子系統“IP”或將(jiāng)成(chéng)趨勢之一
産品功能(néng)、成(chéng)本與上市時間是半導體公司關注的最主要因素。随着需求的不斷增加，如果非要把所有電路都(dōu)集成(chéng)在一顆芯片之上，必然導緻芯片的面(miàn)積過(guò)大，同時增加設計成(chéng)本和工藝複雜度，延長(cháng)産品周期，因此會增大制造工藝複雜度，也會讓制造成(chéng)本越來越高。這(zhè)也是異構計算時代，人們面(miàn)臨的主要挑戰。因此，從技術趨勢來看，主流半導體公司依托3D封裝技術，可以對(duì)複雜的系統級芯片加以實現。
根據莫大康的介紹，人們還(hái)在探索采用多芯片異構集成(chéng)的方式把一顆複雜的芯片分解成(chéng)若幹個子系統，其中一些子系統可以實現标準化，然後(hòu)就像IP核一樣把它們封裝在一起(qǐ)。這(zhè)或許成(chéng)爲未來芯片制造的一個發(fā)展方向(xiàng)。當然，這(zhè)種(zhǒng)方式目前并非沒(méi)有障礙。首先是散熱問題。芯片的堆疊會讓散熱問題變得更加棘手，設計人員需要更加精心地考慮系統的結構，以适應、調整各個熱點。
更進(jìn)一步，這(zhè)將(jiāng)影響到整個系統的架構設計，不僅涉及物理架構，也有可能(néng)會影響到芯片的設計架構。此外，測試也是一個挑戰。可以想象在一個封裝好(hǎo)的芯片組中，即使每一顆小芯片都(dōu)能(néng)正常工作，也很難保證集成(chéng)在一起(qǐ)的系統級芯片保持正常。對(duì)其進(jìn)行正确測試需要花費更大功夫，這(zhè)需要從最初EDA的工具，到仿真、制造以及封裝各個環節的協同努力。