目前，推動半導體行業發(fā)展的方式主要有兩(liǎng)種(zhǒng)，一個是尺寸縮小，另一個是矽片直徑增大。由于矽片直徑增大涉及整條生産線設備的更換，因此目前主要發(fā)展路線是尺寸的縮小。除此之外，利用成(chéng)熟特色工藝及第三代半導體材料改進(jìn)半導體産品的性能(néng)也被企業大量采用，這(zhè)將(jiāng)開(kāi)辟摩爾定律的另一片新的天地。
台積電、三星角力先進(jìn)工藝
據悉，台積電3納米工廠已經(jīng)通過(guò)環境評測，依據原定時程，全球第一座3納米工廠，可望在2020年動工，最快2022年年底量産。
此外，由于三星在台積電之前搶先公布它的3納米將(jiāng)采用環栅FinFET的納米片結構，兩(liǎng)家3納米制程戰争一觸即發(fā)。另有消息報道(dào)，台積電仍沿用升級版的FinFET架構，可能(néng)采用遷移率更高的材料，而非環栅納米片結構。
兩(liǎng)家在不同的工藝與架構問題方面(miàn)各自大作文章，其中的關鍵是要找出性能(néng)瓶頸之所在，然後(hòu)以最具成(chéng)本效益的方式使用最佳工具來分别解決這(zhè)些瓶頸。無論是I/O、内存接口還(hái)是過(guò)熱的邏輯塊，系統的運行速度都(dōu)隻能(néng)與該系統中最慢的組件一緻。
其實，先進(jìn)封裝也是解決方案之一。在某些情況下，前道(dào)工藝的每一節點的進(jìn)步都(dōu)可能(néng)需要一個完全不同的體系結構與之配合。它可能(néng)是更多的軟硬件協同設計，與整個設計優化爲一個系統。如果有一種(zhǒng)一緻的方法來描述這(zhè)些設備并將(jiāng)它們連接在一起(qǐ)，那麼(me)釆用chiplet等方法可以更節省時間。
目前至少有六種(zhǒng)主流的芯片/小芯片組合方式，還(hái)有更多的正在進(jìn)行中，不難想象每個芯片供應商會根據價格、功耗、性能(néng)甚至地區标準快速地提供定制解決方案。因此，雖然應用于高性能(néng)計算(HPC)及5G開(kāi)發(fā)的芯片可能(néng)需要最新的2nm制程，但是與它配套的可能(néng)是16nm的SerDes、28nm電源模塊和40nm安全芯片等，同時它們將(jiāng)集成(chéng)在一體。
成(chéng)本是關鍵因素
在半導體行業中，成(chéng)本因素是非常關鍵的。有數據顯示，7nm工藝的研發(fā)費用需要至少3億美元，5nm工藝平均要5.42億美元，3nm、2nm的工藝起(qǐ)步價大約在10億美元左右。
據最新的消息，台積電原定于2020年6月試産的3nm工藝芯片，由于疫情原因可能(néng)將(jiāng)推遲到10月。台積電3nm工藝的總投資高達1.5萬億元新台币，約合500億美元。目前在建廠方面(miàn)至少已經(jīng)花費200億美元，可見投入之龐大。
近日台積電正式披露了其最新3nm工藝的細節詳情，它的晶體管密度達到了前所未有的2.5億個/mm2。與5納米相比，功耗下降了25%～30%，并且功能(néng)提升了10%～15%。
台積電重申，從7nm到5nm，再到未來的3nm，每一個節點都(dōu)是全節點的提升。這(zhè)不同于競争對(duì)手的每一個節點都(dōu)僅是部分性能(néng)的優化，并非全節點的性能(néng)提升。因此對(duì)于未來3nm制程方面(miàn)的競争，台積電是信心滿滿。
台積電還(hái)談到2nm工藝技術進(jìn)展，公司采用FinFet第六代技術平台開(kāi)發(fā)3nm技術的同時，也已開(kāi)始進(jìn)行2nm制程技術研發(fā)，并針對(duì)2nm以下技術進(jìn)行探索性研究。
對(duì)于極紫外光(EUV)技術，要減少光刻機的掩膜缺陷及制程堆疊誤差，并降低整體成(chéng)本。台積電表示，今年在2nm及更先進(jìn)制程上，將(jiāng)着重于改善極紫外光技術的品質與成(chéng)本。
半導體尺寸縮小遠非有EUV光刻機就能(néng)實現的。嚴格地說，到3nm時，可能(néng)釆用現有的FinFET架構也無法達到，需要從器件的架構、工藝變異、熱效應、設備與材料等方面(miàn)綜合解決。
由于HPC及5G等市場的需求，半導體業向(xiàng)3nm過(guò)渡已成(chéng)定局，台積電及三星兩(liǎng)家已經(jīng)承諾，至多時間上有可能(néng)推遲。2nm的現實可能(néng)性也極大。由于費用過(guò)高及許多技術上的難點無法解決，外加必須有高端設備及材料的支持，所以1nm能(néng)否實現目前尚無法預言。但是半導體尺寸縮小的終點遲早會來臨。